Ovim radom ukazuje se na mogućnost implementacije različitih arhitektura vremensko digitalnih pretvornika (TDC) na nisko budžetnoj DE0-Nano razvojnoj pločici s Cyclone IV FPGA sklopovljem. Kroz rad je iznesena osnovna problematika implementacije TDC-a u FPGA sklopovlju te je objašnjena implementacija dvije arhitekture TDC-a: TDC baziran na brojaču i TDC baziran na liniji za kašnjenje. TDC baziran na brojaču pokazao je vrlo dobre rezultate te se pokazao kao sigurna i robusna arhitektura koja može biti primijenjena u različitim aplikacijama. S druge strane, ispitivanja provedena s arhitekturom TDC-a baziranoj na liniji za kašnjenje pokazala su velik potencijal brzih linija, odnosno prijenosnih lanaca u ulozi linije za kašnjenje. Rad je koncipiran u nekoliko poglavlja. U drugom poglavlju rada prikazan je povijesni pregled razvoja TDC metoda, od prve generacije analognih pa sve do suvremenih u cijelosti digitalnih vremensko digitalnih pretvornika. U trećem poglavlju objašnjena su FPGA sklopovlja te je dana usporedba s ostalim platformama pogodnim za implementaciju TDC-a, odnosno ASIC i CPLD sklopovljima. Četvrto poglavlje prikazuje globalni pregled mjernog sustava te karakteristike korištenih uređaja. Peto poglavlje opisuje implementaciju dvije arhitekture TDC-a: TDC baziran na brojaču i TDC baziran na liniji za kašnjenje. Implementacija je detaljno objašnjena putem RTL shema realiziranih sklopovlja te signalnih dijagrama. Poseban naglasak stavljen je na probleme koji su se javljali prilikom implementacije te načine na koji su riješeni. U šestom poglavlju objašnjena su provedena ispitivanja te su prikazani dobiveni mjerni rezultati.