prikaz prve stranice dokumenta Implementacija sinkronog brojila na FPGA sklopu
Pristup korisnicima matične ustanove
diplomski rad
Implementacija sinkronog brojila na FPGA sklopu
2018. urn:nbn:hr:190:142264
Jurešić, Ivan
Sveučilište u Rijeci
Tehnički fakultet
Zavod za automatiku i elektroniku
Katedra za elektroniku, robotiku i automatiku

Citirajte ovaj rad

Jurešić, I. (2018). Implementacija sinkronog brojila na FPGA sklopu (Diplomski rad). Rijeka: Sveučilište u Rijeci, Tehnički fakultet. Preuzeto s https://urn.nsk.hr/urn:nbn:hr:190:142264

Jurešić, Ivan. "Implementacija sinkronog brojila na FPGA sklopu." Diplomski rad, Sveučilište u Rijeci, Tehnički fakultet, 2018. https://urn.nsk.hr/urn:nbn:hr:190:142264

Jurešić, Ivan. "Implementacija sinkronog brojila na FPGA sklopu." Diplomski rad, Sveučilište u Rijeci, Tehnički fakultet, 2018. https://urn.nsk.hr/urn:nbn:hr:190:142264

Jurešić, I. (2018). 'Implementacija sinkronog brojila na FPGA sklopu', Diplomski rad, Sveučilište u Rijeci, Tehnički fakultet, citirano: 07.11.2024., https://urn.nsk.hr/urn:nbn:hr:190:142264

Jurešić I. Implementacija sinkronog brojila na FPGA sklopu [Diplomski rad]. Rijeka: Sveučilište u Rijeci, Tehnički fakultet; 2018 [pristupljeno 07.11.2024.] Dostupno na: https://urn.nsk.hr/urn:nbn:hr:190:142264

I. Jurešić, "Implementacija sinkronog brojila na FPGA sklopu", Diplomski rad, Sveučilište u Rijeci, Tehnički fakultet, Rijeka, 2018. Dostupno na: https://urn.nsk.hr/urn:nbn:hr:190:142264

Za citiranje koristite ovu mrežnu adresu: https://urn.nsk.hr/urn:nbn:hr:190:142264
Prijavite se u repozitorij kako biste mogli spremiti objekt u svoju listu.
Podaci o radu
NaslovImplementacija sinkronog brojila na FPGA sklopu
Naslov (engleski)Implementation of the synchronous counter on the FPGA device
AutorIvan Jurešić
MentorNeven Bulić (mentor)
MentorViktor Sučić (komentor)
Član povjerenstvaViktor Sučić (predsjednik povjerenstva)
Član povjerenstvaLivio Šušnjić (član povjerenstva)
Član povjerenstvaAndrea Andrijašević (član povjerenstva)
Ustanova koja je dodijelila
akademski / stručni stupanj		Sveučilište u Rijeci
Tehnički fakultet
(Zavod za automatiku i elektroniku)
(Katedra za elektroniku, robotiku i automatiku)
Rijeka
Datum i država obrane2018-10-05, Hrvatska
Znanstveno / umjetničko
područje, polje i grana		TEHNIČKE ZNANOSTI
Elektrotehnika
Sažetak
Ovim diplomskim radom prikazana je implementacija sinkronog brojila na FPGA sklopu. Prikazane su komponente od kojih se brojilo sastoji, te postupak njegovog projektiranja prema zadanom ciklusu brojanja. Prikazan je rad, te realizacija projektiranog brojila u VHDL programskom jeziku, unutar programa Quartus Prime, te je realizirano sinkrono brojilo implementirano na FPGA sklop na razvojnoj pločici DE10-Lite. Na kraju rada prikazani su elementi za izradu sklopa davača radnog takta i sklopa za prikaz stanja brojila, kao i sam proces dizajniranja tih sklopova.
Sažetak (engleski)
This master’s thesis demonstrates the implementation of a synchronous counter on the FPGA. The components of which the counter consists, as well as the process of its design according to the given counting cycle are shown. The work and execution of the designed counter in the VHDL programming language is presented, within the Quartus Prime program, and a synchronous counter is implemented on the FPGA circuit on the DE10-Lite development board. At the end of the work, the elements of which clock generator and circuit for counter display consist are shown, as well as the design process of these circuits.
Ključne riječi
Ključne riječi (engleski)
Jezikhrvatski
URN:NBNurn:nbn:hr:190:142264
Studijski programNaziv: Elektrotehnika
Vrsta studija: sveučilišni
Stupanj studija: diplomski
Akademski / stručni naziv: magistar/magistra inženjer/inženjerka elektrotehnike (mag. ing. el.)
Vrsta resursaTekst
Način izrade datotekeIzvorno digitalna
Prava pristupaPristup korisnicima matične ustanove
Uvjeti korištenjaIkona licence Zaštićeno autorskim pravom.
Datum i vrijeme pohrane2018-10-17 12:38:13